深度拆解 · TECHNICAL & STRATEGIC TEARDOWN

硅桥（连桥）与盛合晶微 SmartPoser-BD 中国如何用先进封装，绕过"光刻这堵墙" · The silicon-bridge off-ramp around the lithography wall

一句话：硅桥（Silicon Bridge） = 把一小块"巨贵但布线超密"的硅，埋进便宜的有机基板里，只放在两颗 chiplet 最需要高速对话的接缝处，其余地方继续用便宜布线。这套思路 Intel EMIB 最早做出，盛合晶微（SJSemi）的版本叫 SmartPoser-BD —— 官方口径是"已完成全流程及可靠性验证"，尚未量产。
~85%
盛合 2.5D 大陆市占（2024，Gartner）
验证完成
SmartPoser-BD 当前状态（未量产）
~2017
Intel EMIB 量产起点（领先数年）
74.4%
单一"客户A"营收占比（2025 H1）
印刷电路板 PCB（主板） 有机基板 / fan-out RDL（Organic Substrate） 计算 Die Chiplet A 逻辑 / IO Die Chiplet B HBM 堆叠 ×n（TSV 垂直互联） ★ 硅桥 Silicon Bridge ← 只在接缝处的一小块硅 ▸ microbump 微凸块（die↔桥/基板） ▸ Cu pillar / TSV 高铜柱 · 桥内垂直互联
图 0 ｜ 嵌入式硅桥封装剖面（自绘示意）　两颗 chiplet 并排，只在它们的接缝下方埋一小块 硅桥（蓝）走超密互联；HBM 通过 TSV 垂直堆叠；其余信号/供电走便宜的有机基板（黄）→ BGA → PCB。铜色 = 互联铜材（microbump / Cu pillar / BGA）。
01 — 为什么会有先进封装

摩尔定律撞墙，于是"把大芯片拆成小芯片再缝起来"The wall that made packaging strategic

过去 50 年，芯片变强主要靠"把晶体管做小"（摩尔定律）。这条路撞了两堵墙：

① 越做越贵。据 IBS 创始人 Handel Jones，一颗芯片的平均设计成本从 28nm ≈ $40M 涨到 7nm ≈ $217M。

② 芯片不能无限大。光刻机有"掩模版极限"（reticle limit），单颗芯片最大约 26×33mm ≈ 858mm²。但一颗现代 AI 加速器要的硅面积远超这个数。

行业的解法：别再做一整颗巨大的单片芯片（monolithic die），而是拆成若干小芯片 chiplet（计算、I/O、内存各自独立、分开制造、良率更高更便宜），再在封装里把它们"密集缝回去"，让它们表现得几乎像一颗芯片 —— 这就是异构集成（Heterogeneous Integration），干这活儿的学科就是先进封装。它是明确的 "More than Moore"：不靠更小的晶体管，照样拿系统级性能。

≣

对中国的意义：EUV 光刻被卡、SMIC 大致停在 7nm、台积电 CoWoS 又不给受限的中国 AI 芯片做封装。所以"在可用节点做小 chiplet，再用 chiplet+硅桥+HBM 拼出高算力系统"，几乎是中国做高端 AI 算力最现实的一条路。

芯片设计成本随制程飙升

SOURCE: IBS / Handel Jones · 单位 US$M
858mm²
单次光刻最大芯片面积（reticle 极限）
5.4×
7nm vs 28nm 设计成本倍数
+展开：摩尔定律为何"撞墙"的完整逻辑、以及"先进封装 = More than Moore"的来龙去脉+ 约 350 字

把这两堵墙说透：第一堵是经济墙。先进制程的研发与设计成本呈指数上升 —— 不只是流片贵，光是设计验证、IP、掩模（mask set）就足以让多数产品在 5nm/3nm 上"算不过账"。当单位晶体管的成本不再随节点下降（Dennard 微缩与成本微缩双双失速），"为了更小而更小"在商业上就不成立了。

第二堵是物理墙（reticle limit）。一台 EUV/DUV 光刻机单次曝光的视场约 26mm × 33mm，约 858mm²。AI 加速器（如 GPU + 多颗 HBM）想要的硅面积远超这个上限，单片根本印不下。

于是行业分叉成两条路
  • More Moore（继续微缩）：GAA、CFET、背面供电等，继续往 2nm 以下走 —— 但越来越贵、越来越慢、且被 EUV 设备卡死。
  • More than Moore（先进封装）：不追求更小晶体管，而是把多颗 chiplet 在封装里"高密度缝合"，用系统级集成换性能。硅桥、interposer、3D 堆叠、HBM 都属于这条路。

对被 EUV 卡住的中国而言，第二条路不是"备选"，而是当前能拿到高算力的主路。这也是为什么"先进封装"从产业链末端，被抬到了战略高地 —— 它是绕过光刻限制、把现有 7nm 级 chiplet 拼成大算力系统的关键手段。

来源：IBS / Handel Jones（设计成本）；reticle 极限为光刻通识；More-than-Moore 为行业共识框架。
02 — 把关键名词讲人话

七个词，看懂这张剖面图The vocabulary, with analogies

Interposer 转接板 / 中介层
夹在 chiplet 和大基板之间的"迷你超高密度电路板"，承载芯片之间对话的线路。
2.5D vs 3D
2.5D：芯片并排放在 interposer 上（联排别墅 + 共用地下室）。3D：芯片叠在一起（高楼），垂直连接。
TSV 硅通孔
在硅里垂直钻、灌铜的"微型隧道"，让信号/电力上下贯通 —— 3D/2.5D 堆叠的"电梯井"。
Microbump 微凸块 µbump
chiplet 连到 interposer 的微型锡球（今约 20–55µm）。bump pitch 越小 = 连接越多 = 带宽越高。
Cu Pillar 铜柱
更高更结实的铜柱子，走垂直连接。盛合的硅桥就是用"高铜柱"在桥内部走垂直互联。
RDL 重布线层
薄膜里"扇出"的精细金属线，把密集 I/O 重新引到更宽间距。line/space 量线宽/线距（如 2µm/2µm）。硅 RDL 可到亚微米，有机 RDL 较粗。
HBM 高带宽内存
用 TSV 把多颗 DRAM 垂直堆起来、靠超宽总线（每颗 ~1024-bit）喂数据给计算芯片。AI 算力的"油箱"。
Chiplet 小芯片
把一颗大芯片拆成的功能小块，分开制造再封装到一起 —— 良率更高、更便宜、可混用不同工艺。
03 — 三种 2.5D 方案的取舍

硅桥为什么是"甜蜜点"Full silicon vs organic RDL vs embedded bridge

同样是把芯片并排连起来，三条路在"密度 / 成本 / 尺寸 / 供电"上各有取舍。硅桥取了中间那条最划算的。

① 全硅 Interposer CoWoS-S · SmartPoser-Si 整片硅 interposer + TSV 密度 ★★★　成本 ↑↑↑ 尺寸 ≤ ~2700mm²（受光刻限） ② 有机 RDL CoWoS-R · SmartPoser-RDL 仅有机布线（无硅） 成本 ↓　灵活 · 可做应力缓冲 密度 ★　供电/信号偏弱 ③ 嵌入式硅桥 EMIB · CoWoS-L · SmartPoser-BD 小硅桥只在接缝 ★ 甜蜜点：密度 ★★★ 仅在接缝 成本 ↓　尺寸可更大
图 1 ｜ 三种 2.5D 方案剖面对比（自绘）　①把整片贵硅铺满全程（密度最好但贵、尺寸受限）；②全用便宜有机（省钱但密度/供电不足）；③只在两颗芯片接缝处埋一小块硅桥，需要带宽的地方拿硅级密度，其余用便宜有机 —— 这就是 EMIB/CoWoS-L/SmartPoser-BD 共同的架构。

成本：桥 vs 全硅 interposer

估算 · Bernstein / Tom's Hardware · 单颗 US$

晶圆利用率：桥 die 更省

Intel 披露（Tom's Hardware）· %
AMD Fiji GPU 封装：中央大 GPU 芯片 + 四周 HBM 堆叠，全部坐在一块硅 interposer 上
［真实照片需联网加载：AMD Fiji GPU + HBM + 硅 interposer 的 2.5D 封装实拍］
真实案例：AMD "Fiji"（Radeon Fury）—— 中央大 GPU + 四颗 HBM 堆叠，全部坐在一块硅 interposer 上，正是 ①全硅 interposer 这一档（≈ CoWoS-S / SmartPoser-Si）的实物长相。硅桥方案的不同在于：把这整块硅缩小成只在接缝处的几小块。
图：Fritzchens Fritz / Wikimedia Commons（CC0/CC BY）· 仅作技术说明
⚠

代价 —— 热机械应力（CTE 失配）。硅几乎不热胀（CTE ~2.6 ppm/°C），有机基板热胀很多（~15–30+ ppm/°C）。把硬硅桥埋进会膨胀的有机里 → 翘曲 warpage、分层、microbump 疲劳。NVIDIA Blackwell（CoWoS-L）的良率/改版延迟就栽在这上面。盛合招股书专门强调其类 CMP "湿抛"工艺解决"干磨磨裂桥内 TSV"的问题 —— 正是冲着这类应力去的。

+展开：三种方案逐条拆解（成本结构 / 密度 / 供电 / 尺寸）+ 成本数字的出处+ 约 450 字
① 全硅 Interposer（CoWoS-S / SmartPoser-Si）

布线密度最好，但贵：光硅 interposer 本身就占封装成本的 40–60%，要复杂的 TSV 工艺，尺寸还被光刻限制在 ~2500–2700mm²。更关键的是这块硅大部分是"浪费"的 —— chiplet 其实只在彼此接缝处才需要超密布线，不是整片都要。

② 纯有机 / RDL Interposer（CoWoS-R / SmartPoser-RDL）

便宜、灵活，还能当应力缓冲层；但 ~2µm 的 line/space 比不过硅的密度和信号完整性（signal integrity），最高端产品的供电（power delivery）也吃力。

③ 嵌入式硅桥（EMIB / CoWoS-L / SmartPoser-BD）= 优雅折中

把小硅桥（通常 2×2mm 到 8×8mm）只埋在"两颗芯片相遇的地方"，塞进更便宜的有机基板里。需要带宽的地方拿到硅级密度，其余地方全用便宜的有机布线。

成本差距有多大（数字出处）
  • 据 Tom's Hardware 引述 Intel：桥 die 的晶圆利用率约 90%，而大块 interposer 只有 ~60%。
  • Bernstein 估算：EMIB 成本约"每颗低三位数美元"，而 Rubin 级加速器上的 CoWoS 估计要 $900–1000。
  • 这就是为什么整个行业在 AI/HBM 集成上正在向"桥"收敛 —— 但桥并不会取代全硅 interposer，两者按带宽档位长期并存。
来源：Tom's Hardware（晶圆利用率，引 Intel）；Bernstein（成本估算）；SemiAnalysis（Blackwell 翘曲与改版）；盛合招股书（湿抛工艺）。成本为估算值。
04 — 全球竞争对标

EMIB / CoWoS / Cube … SmartPoser-BD 站在哪The competitive landscape

三家巨头都把方案分成"全硅 / 有机 / 硅桥"三档。SmartPoser-BD 对应的是硅桥那一档（高亮行）—— 架构同族，但盛合是"已验证未量产"，而 EMIB 已量产近十年、CoWoS-L 正在撑起 NVIDIA Blackwell。

技术厂商桥 / interposer 形态µbump pitch关键备注
EMIB / EMIB-TIntel硅桥直接埋进有机基板，无独立 interposer55→45µm
路线图 25µm		2/2/2µm（L/S/厚），4 层金属；EMIB-T 加 TSV 走供电 + 支持 HBM4；单芯片可达 2 万连接；~0.3 pJ/bit
CoWoS-S台积电全硅 interposer + TSV亚微米 RDL
~1200 IO/mm²		最大 3.3× reticle（~2700mm²）；H100、MI300；成本最高
CoWoS-R台积电有机 RDL interposer（InFO）4µm pitch
2/2µm L/S		更便宜、灵活、做 CTE 缓冲；用于 AI ASIC / 网络芯片
CoWoS-L台积电LSI 硅桥埋进 RDL interposer（"重构 interposer"）桥内亚微米>3000mm²，最多 12 颗 HBM3；NVIDIA Blackwell GB200
Cube-S / R / E三星硅 interposer / 有机 RDL / 嵌入式硅桥I-CubeE 55µm2.3D Cube-E 用 FO-PLP + 无 TSV RDL + 硅桥；最多 12 颗 HBM
S-Connect / FOEBAmkor / 日月光高密度扇出里的硅桥，铜柱走供电细间距SPIL FOEB：1 ASIC + 4 HBM，3 层 RDL（信号 2/2µm）；MI200 用过
XDFOI / eSinC长电 / 华天RDL 堆叠 interposer（无 TSV）+ 桥变体2µm L/S长电 XDFOI 已量产 4nm chiplet 封装、最大 ~1500mm²；华天 BiCS 用 LSI 桥
SmartPoser-BD盛合 SJSemi嵌入式硅桥进 fan-out RDL；高铜柱 + 桥内 TSV官方未公布融合 SmartPoser-Si + RDL 特性；验证完成 · 未量产 对标 EMIB / CoWoS-L
+展开：SmartPoser-BD 到底站在哪 · EMIB-T 的"加 TSV"信号 · 中国 OSAT 三巨头格局+ 约 400 字
SmartPoser-BD 的真实位置

架构上和 EMIB / CoWoS-L / Cube-E 是同一族。盛合的桥把它的硅 interposer 本事（TSV、高铜柱）和它的精细有机 RDL（最细 2µm/2µm，最多 6 层金属/6 层介质，即 "6P6M"）合在一起。但它是"已验证"，不是"已量产" —— 而 EMIB 从 ~2017 年就在大批量出货，CoWoS-L 今天正在撑起 Blackwell。盛合真正量产的是硅 interposer 的 SmartPoser-Si；桥是它路线图上的下一步。

为什么"桥"对 AI + HBM 特别关键

AI 加速器需要两样：①巨大的总硅面积（多颗计算 chiplet，超过 reticle 极限）；②海量内存带宽（多颗 HBM，每颗 ~1024-bit 总线）。桥正好在 HBM 总线落点处给出硅级互联，其余留在便宜有机上，而且桥能撑比单片 interposer 更大的封装（EMIB 到 12+ reticle；CoWoS-L >3000mm²）。EMIB-T 在桥里加 TSV，正是为 HBM4/4e 供电 —— 这个信号说明：下一代 AI/HBM，行业选的是"桥"，不是"全 interposer"。

中国 OSAT 三巨头 vs 盛合
  • 长电 JCET（全球 #3）：XDFOI 已量产 4nm chiplet 封装、最大 ~1500mm²。
  • 通富 TongFu（全球 #5）：与 AMD chiplet 产品深度绑定。
  • 华天 Huatian（全球 #6）：eSinC 的 SiCS/FoCS/BiCS 变体明确对标 CoWoS-S/R/L。
  • 盛合 SJSemi：差异化在 foundry 式中道基因（晶圆厂级纪律掌控 bumping/TSV/RDL），且据 CIC 是大陆唯一做硅基 2.5D chiplet 量产的公司。
来源：各厂商公开资料、SemiWiki、Tom's Hardware、灼识咨询（CIC）。
05 — 盛合晶微（SJSemi）这家公司

从中芯长电，到 2026 年科创板最大 IPOSpun out of SMIC's packaging arm

2014
成立，原名中芯长电，中芯国际(SMIC) × 长电科技(JCET) 合资，建大陆首条 12 吋中道线
2016
大陆首家量产 14nm bumping（服务高通 Qualcomm）
2020.12
SMIC 被美国列入实体清单，随后作价约 $397M 退出其约 55.87% 股权，长电也退出
2021
更名盛合晶微 SJSemi，转为独立 foundry 模式 OSAT
2024
推出 3× reticle TSV interposer；完成约 $700M 融资（投资方几乎全是国资）
2026.04.21
登陆科创板（688820），发行价 19.68 元，募资约 50.28 亿元 —— 年内最大 IPO
硅晶圆实拍，表面有彩虹色薄膜光泽
［真实照片需联网加载：硅晶圆］
盛合的"中道 foundry"基因 —— 用晶圆厂级别的纪律掌控 bumping / TSV / RDL。
图：Wikimedia Commons · 仅作示意
No.10
全球 OSAT 排名（Gartner，大陆第 4）
591
累计授权专利（产业化 229）

营收四年翻 4 倍（亿元）

2022–2025 · 招股书

大陆市占第一的三块业务（2024，%）

Gartner · 12 吋口径

扭亏为盈（净利润，亿元）

仅 2022 / 2025 为已知端点
−3.29
2022 亏损
→
+9.23
2025 盈利

SmartPoser 三件套 ↔ 台积电 ↔ 三星（对照）

架构档位盛合 SJSemi台积电 TSMC三星 Samsung盛合状态
全硅 interposerSmartPoser-SiCoWoS-S2.5D Cube-S量产 · 大陆~85%
有机 RDLSmartPoser-RDLCoWoS-R2.3D Cube-R小量试产
嵌入式硅桥SmartPoser-BDCoWoS-L2.3D Cube-E验证完成
+展开：公司全貌 · 融资股东 · IPO 细节 · SmartPoser 之外的全部技术平台+ 约 500 字
基地与团队

总部在江苏江阴，上海、圣何塞设分支；董事长/CEO 崔东，前中芯国际执行副总裁。研发人员 734（2024 年末），员工总数 5332。

融资与股东结构

五轮，累计超 $2B。A 轮（2015）有 SMIC、Qualcomm Ventures、国家集成电路产业投资基金（"大基金"）；2024 年末又完成约 $700M 一轮，投资方几乎全是国资（无锡产业发展基金、上海国资、全国社保基金等）。

IPO 细节
  • 2026-04-21 登陆科创板（688820），发行价 19.68 元，募资约 50.28 亿元 —— 年内最大 IPO。
  • 首日盘中一度涨超 400%，收盘涨约 289%，收盘市值约 1428 亿元（后续一度升向 ~1700 亿元）。
  • 第一大股东无锡产业发展基金（10.89%），无控股股东、无实际控制人。战略配售含海光 Hygon、沐曦 Metax 等国产 AI/芯片名字。
业务结构与地位

三大板块：中道晶圆加工（bumping/CP）、晶圆级封装（WLCSP）、chiplet 多芯片集成（2.5D/3D）。据 Gartner，2024 年大陆 12 吋 bumping 产能（~25%）、12 吋 WLCSP 收入（~31%）、2.5D 收入（~85%）均为大陆第一；全球第 10 大 OSAT、大陆第 4，是全球前十里收入 CAGR 最快的。营收 16.33→30.38→47.05 亿（2022-24）→ 65.21 亿（2025）；净利润从 −3.29 亿（2022）转正到 +9.23 亿（2025）。

SmartPoser-2.5D 之外的技术平台
  • Bumping（最细 20µm/12µm 间距/直径，单 die 数十万凸块）、CP、WLCSP
  • 3× reticle TSV interposer（2024-05 推出）
  • SmartPoser-POP/AiP 3D Package（2025-05 量产，高铜柱 >250µm）、SmartPoser-HD
  • SmartAiP（5G 毫米波天线，24–43GHz）
  • SmartPoser-3DIC-BP（microbump 20µm 及以下，已验证）
  • hybrid bonding（混合键合）/ 3DIC（验证中 —— 这块公开落后于 TSMC/Intel）

累计授权专利 591 件；产业化专利 229 件（境内发明 157 + 境外 72）。

来源：上交所招股书/问询回复；Gartner；财经媒体（首日表现）。
06 — 战略价值与"中国角度"

这是绕过"光刻墙"的匝道，不是弯道超车An off-ramp, not a leapfrog

先进封装能让一个国家在没有最先进光刻的情况下，把性能往上拉。华为昇腾 910C 就是典型：把两颗 910B die 共封 —— die 在 SMIC 7nm 上做，据 SemiAnalysis 用两块硅 interposer + 一块有机基板连起来 —— 教科书级 chiplet 战术。

盛合招股书自己把 chiplet 多芯片封装定位为"中国用国产工艺发展高算力芯片最现实、最重要的制造路线"，具"重大战略意义"。但要清醒：盛合在一个成熟细分（硅 interposer 2.5D）对标了领先水平，在硅桥和 3D 前沿仍是"已验证但落后"，Intel/TSMC/三星那里有数年领先。

⛽

真正的瓶颈是 HBM。据多方报道，当前卡中国 AI 算力的，越来越是 HBM 供给，而不是晶圆产能或封装本身。

全球先进封装市场（US$B）

Yole Group 2025 · CAGR 9.5%

客户集中度风险（2025 H1 营收）

招股书 · 单一"客户A"
+展开：完整的"中国角度"逻辑链 · 市场规模多家口径 · 客户 A 的风险全貌+ 约 400 字
为什么先进封装是战略路线

它能让一个国家在没有最先进光刻的情况下把性能往上拉。中国被切断 EUV、被切断台积电 CoWoS（不给受限中国 AI 芯片做封装），SMIC 又大致停在 7nm。现实路线就是：在可用节点做小 chiplet，再用 chiplet + 桥 + HBM 拼出高性能系统。华为昇腾 910C 把两颗 910B die 共封，就是教科书级案例。

市场规模（多家口径）
  • Yole Group（2025）：全球先进封装 2024 年 $46.1B → 2030 年 $79.4B（CAGR 9.5%）；高端性能封装（chiplet 集成）到 2030 年 $28.5B（CAGR 23%）。
  • Grand View Research：~$66B/2033（CAGR 6%）—— 口径不同，数字差异较大。
  • 中国先进封装增速预计高于全球平均。
客户 A 风险全貌

单一"客户A"——很可能是一家领先的国产 AI 芯片公司——2025 上半年占营收 74.4%、占应收账款 83.65%。公司被业内（虽非官方）广泛视为华为昇腾生态的核心封装供应商。这种集中度是双刃剑：绑定头部客户带来高增长，但客户一旦流失或调整供应链，冲击会非常直接。这是 ~1400–1700 亿估值的核心风险点之一。

来源：上交所招股书/问询回复；Yole Group；Grand View Research；SemiAnalysis（昇腾 910C）。"客户A=华为"为行业推断，非官方确认。
07 — 给不同读者的落点

同一件事，三种看法What it means for you

设计 / 技术战略

把 BD 当 2026–27 候选

今天能量产的是 SmartPoser-Si。门槛：封装 > ~2500mm² 或需 >2 个 reticle 硅面积时，桥/RDL 成为必须（全硅撞光刻极限）。押注前务必拿盛合的桥翘曲/可靠性数据在你自己的 die 尺寸上验证 —— CTE 翘曲是设计相关的。

投资 / 分析

盯三个会变逻辑的指标

(a) BD 从"验证"走到有名字的量产客户（关键催化剂）；(b) 客户A 那 ~74% 份额能否下降（去风险）；(c) hybrid bonding / 3DIC 进展（公开落后、又卡下一代 AI）。验证转不了量产、或丢客户A，~1400–1700 亿估值会被实质削弱。

非技术决策者

最可信的匝道，但非超车

这是中国绕过"光刻墙"最可信的一条路，不是弯道超车。盛合在一个成熟细分到了对标领先，在桥和 3D 前沿是"已验证但落后"。记住：真正卡脖子的，越来越是 HBM 供给。

数据辨真 · DATA INTEGRITY

哪些是官方口径，哪些是媒体口径Read before citing